概览

对半导体器件和电子产品更高性能和集成度的不断追求,促使人们采用多芯片(die)和基于芯粒(chiplet)的设计,以将摩尔定律延伸至“超越摩尔”。传统的单片芯片设计无法满足对更复杂、高性能计算系统日益增长的需求的限制。

Arteris 通过实现不同芯片之间的互操作性和高效通信,在这一转变中发挥着关键作用。通过我们的生态系统合作伙伴,使用通用芯片互连通道™ (UCIe)、线束 (BoW) 或专有连接提供芯片之间的物理连接,我们的片上网络 (NoC) 技术促进了芯片之间的无缝数据流,确保开发人员在芯片设计很复杂的情况下,满足目标性能、延迟和功耗。

优势

互操作性

互操作性

使用标准接口(如CHI和AXI)并通过其数字控制器连接到行业领先的 die-to-die PHY 连接。

带宽

带宽

通过 HBM2 和多通道内存支持、组播/广播写入、VC-Link™ 虚拟通道以及源同步通信来提高片上和片外带宽。

低功耗

低功耗

更少的门电路和连接线使消耗的功耗更少,将通信路径分成更小的段可以实现仅为活动的段供电,同时简单的内部协议可以实现极致的时钟门控。

标准

从系统设计的角度来看,选择合适的片上网络(NoC)协议对于满足性能、延迟和功耗要求至关重要。物理连接的供应商通常会提供物理层(PHY)和控制器,包括链路层,它们负责将原始的流控单元(FLITs)从一个die传输到另一个die。

Arteris 已经与 Synopsys、Cadence、Alphawave、Blue Cheetah Analog、Innosilicon 等合作伙伴合作,以协调 NoC 到控制器/PHY 的接口。此外,Arteris 积极参与相关的标准化工作。

具体而言,Arteris 积极参与以下标准化工作:

标准

Multi-Die 应用场景

同构横向扩展

对更大规模、可扩展系统的需求,正推动市场对同构解决方
案的需求–这种方案可通过重复使用单一小芯片设计来扩
展成更大系统。选择同构小芯片方案的原因可能包括:设计
尺寸超出光罩限制(858mm),或考虑到良率问题,
与多个良率更高的小芯片相比,单芯片方案的成本会变得过
高。

Multi-Die 应用场景

异构化分解架构

异构化分解架构是一种芯粒(chiplet)解决方案,其中各独立晶粒采用不同设计。这种设计可能因光罩尺寸限制或良率问题(与同构方案类似)而无法采用单芯片实现;此外,多晶粒结构还能针对不同功能模块匹配最优半导体工艺。例如:自7nm节点以来,SRAM的微缩速度放缓,3nm工艺下的SRAM面积相较5nm并未缩小。若某晶粒需集成大量SRAM,采用成本更低、工艺更成熟且良率更高的制程来制造SRAM模块可能更为理想。同理,特殊I/O(如高压接口)或射频模块也可能需要采用独立的I/O芯粒实现。