自动化SoC集成简化设计工作
为了应对爆炸式增长的设计复杂性,Magillem™ 5 Connectivity 产品通过构建平台,简化了集成过程并将集成周期缩短了约 30%,加速了 IP 部署及设计迭代开发流程。
将大规模 SoC 设计的集成周期从数月缩短至数周
基于 IP-XACT 行业标准的成熟数据模型,Magillem 5 Connectivity 可以实现:
- IP packaging可实现更为高效的系统集成互连和可配置化
- 基于API和IP-XACT数据模型,实现自动化IP实例化和零误差的连接
- 全面的 HSI 自动化可确保更高质量的设计和更快的生产力.
该工具可显著提高生产效率、支持集成进度报告和设计的可移植性。对于具有数千个实例的大型设计,Magillem 5 Connectivity 简化了集成过程,将设计周期时间缩短了高达 30%。
重构设计以满足功耗和布局布线等后端约束
使用 Magillem 5 Connectivity 消除构建流程中繁琐的手动步骤并产生针对物理设计优化的RTL输出。自动化设计层次调整以及内置check可确保高质量的设计输出。
- 独立的RTL层次和物理层次,让功耗设计/feedthrough互连简单易行
- 快速响应物理设计要求,将整个过程从几周减少到1-2天
- 通过持续集成流程大幅缩短开发时间并提高 SoC 质量
系统 Memory map 生成功能
通过 Magillem 5 Registers和 Magillem 5 Connectivity的完全集成来同步连接和内存映射信息:
- 计算并显示基于所选Initiator的memory map图
- 协助用户确认memory map对应的memory区域
- 软件可见空间(寄存器或Memory)是否存在于memory map中
Magillem 5 Connectivity 关键功能
- 项目管理:Design及其数据的层次化管理
- 参数配置:支持传参/重置
- SoC集成:支持Bus/signal识别和基于规则的互连、bus/signal 拆分/tie/open,跨层次连接,glue logic插入,feedthrough等
- 层次结构操作:支持对RTL层次重构/划分,对物理/虚拟的 hierarchy 层次做移动、合并、打平等操作
- 衍生功能:支持增量设计、自动update、design比较和合并功能
- 完备的 checker 功能:支持对 design 的任何元素进行 checker 检查
- 高级输出功能:支持RTL netlist 产生、使用CadScript功能为EDA工具产生makefile
- 工具集成: 结合集成工具,MRV和MPA可产生system memory map
NoC集成自动化流程
Magillem Connectivity 产品优势
真正的IP重用方法学
针对IP和 sybsystem 提供独立于供应商的 IP 封装(基于 IP-XACT)
缩短和简化集成过程
通过自动化加速连接
持续集成
拥有强大的 SoC 构建流程,可以安全、快速地适应变化
数据同源
实现设计流程步骤之间的一致性和可交互性
支持检查
内置cheker 确保更高的交付质量
减少工作量和返工
自动化确保可重复性并消除人为错误
聚焦业务
减少繁琐耗时的任务,专注于核心业务
提高工作效率
更高质量的设计和更快的上市
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客户评价
Reliable and fast design capture: tedious tasks are hidden for the SoC integrator.
Bosch
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